华为韬(τ)定律知识体系调研主题
名词定义
- 韬(τ)定律 (Tau Scaling Law)：华为何庭波 2026-05-25 在 ISCAS 2026 提出的半导体发展新原则，主张以"时间缩微"（压缩信号传播延迟 τ）替代"几何缩微"（缩小晶体管尺寸）来延续芯片性能增长
- 逻辑折叠 (Logic Folding)：韬定律的核心实现技术 — 将传统 2D 平面布局的数字/模拟/存储电路拆分并垂直堆叠到多个有源层，缩短关键路径走线、降低 RC 延迟
- 灵衢总线 (Unified Bus / UB)：华为推出的统一互联协议，面向超节点(SuperPoD)架构，支持统一内存编址和跨节点内存语义访问，对标 NVLink/CXL
- 混合键合 (Hybrid Bonding)：芯片堆叠的 Cu-Cu 直接键合工艺，无需微凸点，互连间距可达亚微米级，是逻辑折叠的物理基础
- Chiplet：将大芯片拆分为多个小裸片(Die)，通过 D2D 接口拼装的设计方法学
- D2D (Die-to-Die)：裸片间互连接口，主流标准为 UCIe / BoW / AIB
- BSPDN (Backside Power Delivery Network)：背面供电网络，将电源布线移到硅片背面，释放正面走线资源
背景
2026-05-25，华为何庭波在上海 ISCAS 2026 发表 keynote《半导体新路径探索与实践》，正式提出韬(τ)定律。核心主张：半导体发展从"几何空间缩微"转向"时间缩微"（系统性压缩 τ），通过逻辑折叠、四层协同优化（器件层/电路层/芯片层/系统层）突破制程限制。过去 6 年基于该定律已量产 381 款芯片，今秋将发布全面应用逻辑折叠的麒麟处理器，2031 年目标等效 1.4nm 密度。
候选清单（按维度）
A：核心概念与理论
- 韬定律总览
[已确定]— 定义、四层协同优化体系、时间缩微 vs 几何缩微的形式化描述、路线图 - A2：后摩尔时代替代理论对比 — 摩尔定律衰退史、登纳德缩放失效节点、More-than-Moore（异构集成）、韬定律（时间缩微）四条路线的假设、瓶颈、适用场景对比
B：逻辑折叠工程实现
- B1：逻辑折叠技术原理 — 关键路径拆分策略、有源层间 Cu-Cu 混合键合、RC 延迟降低的定量依据、麒麟 2026 保守方案参数（1.5μm 间距 / TSV 下移一层）
B2: 3D 堆叠热管理[deferred]— 与 Tier6 建模无关
C：先进封装与 Chiplet 生态
- C1：先进封装技术路线图 — 2.5D interposer(CoWoS) -> 3D hybrid bonding -> monolithic 3D 三代演进，每代互连密度/成本/典型产品
- C2: Chiplet D2D 互连标准对比 — UCIe vs BoW vs AIB：协议栈分层、PHY 带宽密度、延迟、封装兼容性、国产化适配进度
- C3：全球 3D 堆叠方案对标 — 台积电 SoIC/3D Fabric vs Intel Foveros/EMIB vs Samsung X-Cube vs 华为逻辑折叠：技术路线、互连密度、目标场景、公开性能数据
C4：国产先进封装产业链[deferred]— 与 Tier6 建模无关
E：系统架构与软件生态
- 灵衢总线调研
[已确定]— 协议栈分层、统一内存编址机制、LQC 缓存一致性协议、UB Switch 硬件、与 NVLink/CXL/PCIe 对比
业界对标
| 来源 | 关键发现 | 补充维度 |
|---|---|---|
| 何庭波 ISCAS 2026 论文 | 逻辑折叠落地参数：混合键合间距 1.5μm, TSV 仅下移一层；四层协同体系 | B, A |
| 华为官方新闻稿 | 6 年 381 款芯片；灵衢是系统层核心；2031 年 1.4nm 等效 | A, E |
| 灵衢社区 unifiedbus.com | UB 2.0 规范开源；ns-3-ub 仿真框架；LQC 协议；UB Switch 单跳 ~150ns | E |
| IC 产业链公开资料 | 台积电 SoIC/Intel Foveros/Samsung X-Cube 均有公开技术路线和互连密度数据 | C3 |
| UCIe Consortium / OCP | UCIe 2.0 (2025) 生态最广；BoW 更简单但生态弱；AIB 仅 Intel 生态 | C2 |
| 国产 OSAT 公开信息 | 长电/通富/华天/甬矽 产能扩张中；混合键合设备国产替代进行中 | C4 |
收敛矩阵 (RICE)
按 Tier6 LLM 推理部署建模的直接工程价值排序：
| # | 候选 | R | I | C | E(pw) | RICE | 理由 |
|---|---|---|---|---|---|---|---|
| C2 | Chiplet D2D 互连标准对比 | 5 | 3 | 0.8 | 0.5 | 24 | 与灵衢互补形成全链路互联知识；D2D 带宽密度直接作为跨 die 通信建模参数 |
| C1 | 先进封装技术路线图 | 4 | 1.5 | 0.7 | 0.5 | 8.4 | 互联密度演进曲线对芯片内/芯片间带宽假设有参考 |
| C3 | 全球 3D 堆叠方案对标 | 4 | 1.5 | 0.7 | 0.5 | 8.4 | 定性对比为主，但有助于理解逻辑折叠竞争力 |
| A2 | 后摩尔时代替代理论对比 | 4 | 1 | 0.8 | 0.5 | 6.4 | 纯背景，让韬定律在产业语境中有锚点 |
| B1 | 逻辑折叠技术原理 | 5 | 2 | 0.6 | 1.0 | 6 | RC 延迟定量基础有参考，但公开细节有限，调研深度受限 |
| C4 | 国产先进封装产业链 | 3 | 0.5 | 0.7 | 0.5 | 2.1 | 与建模无关 |
| B2 | 3D 堆叠热管理 | 2 | 0.5 | 0.8 | 1.0 | 0.8 | 与 Tier6 建模无关联 |
R=Reach(1-10), I=Impact(0.5-5), C=Confidence(0.2-1.0), E=Effort（人周）
决策痕迹
- Phase 2: D（芯片产品与路线图）删除 — 信息不足；F（产业竞争对标）删除 — 公司竞争分析无硬数据，技术对标归入 C3
- Phase 3: E2（超节点架构）/E3（昇腾芯片）用户明确不需要
- Phase 4: B2(RICE 0.8) / C4(RICE 2.1) 投入产出比低，deferred
最终选中 7 篇
| # | 文档 | 目录 | RICE |
|---|---|---|---|
| 1 | 韬定律总览 | docs/knowledge/ | - |
| 2 | 灵衢总线调研 | docs/interconnect/01-硬件互联/ | - |
| 3 | Chiplet D2D 互连标准对比 | docs/knowledge/ | 24 |
| 4 | 先进封装技术路线图 | docs/knowledge/ | 8.4 |
| 5 | 全球 3D 堆叠方案对标 | docs/knowledge/ | 8.4 |
| 6 | 后摩尔时代替代理论对比 | docs/knowledge/ | 6.4 |
| 7 | 逻辑折叠技术原理 | docs/knowledge/ | 6.0 |
开放问题
- B1（逻辑折叠技术原理） 公开技术细节有限，调研深度可能不如预期，写成后评估是否需要降级为韬定律总览的附录
- docs/knowledge/ 目录当前只有 README.md，7 篇文档放入后是否需要分子目录(如
chip-design//packaging/)?