总览
本章节范围：芯片级集成与片内互联技术 — 先进封装（2.5D / 3D / SoIC 等）、Chiplet D2D 互连标准（UCIe / BoW / AIB / 国产 ACC / CCITA）、3D 堆叠方案（HBM / 异构堆叠 / 国产对标）。 目标读者：在 AI 加速芯片选型、Chiplet 架构评估、片内互联协议决策中需要理解封装与 D2D 约束的工程师。
范围与边界 (Scope)
- 包含：
- 先进封装技术路线（2.5D interposer / 3D stacking / TSV / micro-bump / hybrid bonding 等）
- Chiplet die-to-die 互连标准的物理层 / 协议层规格与对比
- HBM 与逻辑 die 之间的堆叠方案与代际演进
- 国产先进封装与 D2D 标准（ACC / CCITA T/CESA 1248 / GB/T 46280）
- 不包含：
- 芯片之间的高速互联协议（NVLink / 灵衢 / UALink 等）→ interconnect/01-硬件互联
- 网络拓扑与路由 → interconnect/02-网络拓扑
- 集合通信原理 → interconnect/04-集合通信
分工原则：本章讲"芯片级集成与封装内互联"（die-to-die，封装内），interconnect 讲"芯片间通信协议"（chip-to-chip 及更上层）。两者衔接点在物理边界——封装出口之后由 interconnect 接管。
与 docs/interconnect 的关系
| 维度 | 本章 (knowledge/02) | docs/interconnect/01-硬件互联 |
|---|---|---|
| 关注层面 | 物理集成 / 封装内 die-to-die | 协议层 / 封装出口之后 chip-to-chip |
| 典型技术 | UCIe 物理层、HBM 堆叠、TSV、CoWoS、Foveros | NVLink 链路层、PCIe 协议、RoCE、UALink scale-up |
| 衔接位置 | 一片封装内部 | 跨封装、跨节点 |
| 重叠点 | UCIe / 灵衢的物理层在两章都需提及，本章讲集成视角，互联章讲协议视角 |
@tbl-pkg-overview-vs-interconnect 本章与 interconnect/01-硬件互联 的分工
名词定义
本章节所有子文档默认这些名词已定义。子文档只解释本文新引入的名词，不再重复。
| 名词 | 定义 |
|---|---|
| Chiplet（小芯片 / 芯粒） | 把传统单 die SoC 拆成多个功能 die，通过先进封装在一颗物理芯片内集成 |
| D2D（Die-to-Die） | 同一封装内多 die 之间的互连，带宽 TB/s 级，延迟 ns 级 |
| Interposer | 多 die 之间的硅基或有机基板转接层，承载布线 / 凸点 |
| TSV（Through-Silicon Via） | 硅通孔，3D 堆叠中垂直贯穿 die 的金属通路 |
| Micro-bump | 微凸点，die 与基板/interposer 间的连接焊球，节距 < 50 µm |
| Hybrid Bonding | 混合键合，无凸点直接铜-铜与介质-介质同时键合，节距 < 10 µm |
| 2.5D 封装 | 多 die 平铺在 interposer 之上（如 CoWoS-S） |
| 3D 封装 | 多 die 垂直堆叠，TSV 或 hybrid bonding 连接（如 Foveros / SoIC） |
| HBM（High Bandwidth Memory） | 多层 DRAM 堆叠 + TSV，与逻辑 die 在同封装内通过 interposer 互连 |
| CoWoS | TSMC 2.5D 平台（Chip on Wafer on Substrate），NVIDIA H100 / B200 采用 |
| EMIB | Intel 嵌入式多 die 互联桥（Embedded Multi-die Interconnect Bridge），无 interposer 替代方案 |
| Foveros / SoIC | Intel / TSMC 的 3D 堆叠技术，逻辑 die 直接叠在另一逻辑 die 之上 |
| UCIe | Universal Chiplet Interconnect Express，Intel/AMD/TSMC 等主导的开放 D2D 标准 |
| BoW | Bunch of Wires，OCP/ODSA 推动的另一开放 D2D 标准 |
| AIB | Advanced Interface Bus，Intel 开源的 D2D 标准，CHIPS Alliance 维护 |
| ACC | 中国清华交叉院 1.0 标准，2023 发布的国产 D2D 标准 |
| CCITA / GB/T 46280 | 中国电子工业标准化协会 / 国标，对应的国产芯粒互联接口规范 |
@tbl-pkg-overview-glossary 本章共享名词表
章节地图
| 文档 | 主题 | 状态 |
|---|---|---|
| 2.2 Chiplet D2D 标准 | Chiplet D2D 互连标准对比（UCIe / BoW / AIB / ACC / CCITA） | ✓ 已完成 |
| 03-先进封装路线图.md | 2.5D / 3D / hybrid bonding 路线、CoWoS / EMIB / Foveros / SoIC 对标 | ⏳ 占位待补 |
| 04-3d堆叠方案对标.md | 全球 3D 堆叠方案：HBM 代际、TSMC / Intel / Samsung / 国产堆叠路线 | ⏳ 占位待补 |
@tbl-pkg-overview-chapters 章节地图
占位文档说明：03 和 04 由 2026-05-26 韬定律脑暴 收敛为 C1（RICE 8.4）与 C3（RICE 8.4）候选，下次发起单独 iforge-research 调研后补齐。建好骨架便于未来增量挂接，本章节读者可先从 02 入手。
业界背景（轻量索引）
本节仅作为快速入门指针，详细技术对比留给各子文档。
| 维度 | 关键趋势（2025-2026 量级） |
|---|---|
| 先进封装产能 | TSMC CoWoS 仍是 NVIDIA / AMD AI 芯片核心制约；台积电 SoIC + CoWoS 联合方案推进 |
| D2D 标准化 | UCIe 2.0 / 3.0 推进；国产 ACC 1.0 / CCITA T/CESA 1248-2023 / GB/T 46280 形成自主路线 |
| HBM 代际 | HBM3 → HBM3E → HBM4 演进；带宽从 800 GB/s → 1.2 TB/s → 2 TB/s+ |
| 3D 堆叠 | Foveros Direct（Intel）、SoIC（TSMC）、X-Cube（Samsung）路线分化 |
@tbl-pkg-overview-trends 业界背景（2025-2026 量级）
阅读路径建议
| 角色 | 建议路径 |
|---|---|
| AI 芯片架构师 | 02 → （03 待补） → （04 待补） → interconnect/01-硬件互联 |
| Chiplet 标准选型 | 02 （D2D 标准对比） |
| 韬定律研究背景 | 02 + 1.2 韬(τ)定律 |
@tbl-pkg-overview-path 阅读路径建议